AI 반도체 산업 스터디 2편: AI 반도체 밸류체인 딥다이브 (2026년 최신)

1편에서 AI 반도체 산업의 큰 그림을 그렸습니다. 반도체는 분야가 다양하고 넓은 만큼 각 회사가 밸류체인에서 어떤 역할을 하고 해당 밸류체인이 어떤 특성을 갖느냐에 따라 기업의 주가가 매우 다양하게 움직일 수 있습니다. 2편에서는 AI 반도체 밸류체인의 각 단계를 깊이 들여다봅니다. 밸류체인이 어떻게 구성되고 각 기업들이 어떤 사업을 영위하는지 이해한 후, 주가 분석 기본 프레임에서 정리한 것처럼, 각 단계에서 매출은 어떻게 결정되고, 이익률은 무엇에 좌우되며, 어떤 변수가 주가를 움직이는지를 함께 봐야 투자 판단이 가능합니다.

밸류체인 전체 구조: 4단계가 어떻게 연결되는가

AI 반도체 밸류체인은 크게 4단계로 나뉩니다.

설계(GPU·ASIC) → 파운드리(위탁 제조) → 메모리(HBM·서버 DRAM) → 후공정(어드밴스드 패키징)

이 4단계는 독립적으로 움직이지 않고 서로 물려 있습니다. 엔비디아가 새 GPU를 설계하면, 그 GPU는 TSMC의 첨단 공정 라인에서 만들어지고, GPU 옆에 SK하이닉스의 HBM이 붙고, GPU와 HBM을 하나로 묶는 CoWoS 패키징이 TSMC에서 이루어집니다. 이 체인에서 어느 한 단계라도 병목이 생기면 완성품(AI 가속기, GPU·HBM·패키징이 결합된 AI 연산 전용 보드)이 나오지 않습니다.

투자자가 이 구조를 이해해야 하는 이유는, 같은 AI 반도체 산업에 투자하더라도 어느 단계에 투자하느냐에 따라 매출 결정 변수, 이익률 구조, 경쟁 강도가 완전히 다르기 때문입니다. 엔비디아(설계)의 영업이익률은 60%를 넘지만, TSMC(파운드리)는 40%대이고, 메모리 기업은 사이클에 따라 적자와 70% 마진을 오갑니다. 같은 AI 반도체라는 이름 아래에 완전히 다른 비즈니스가 있습니다.

또한 단계 간의 연결 관계가 투자에 직접 영향을 줍니다. GPU에서 ASIC으로의 전환이 일어나면 엔비디아에는 위협이지만, ASIC도 TSMC에서 만들고 HBM이 필요하고 CoWoS를 거치므로 파운드리·메모리·패키징 기업에는 오히려 고객 다변화가 됩니다. 이런 비대칭적 영향을 이해하는 게 밸류체인 분석의 핵심입니다.

설계: AI 칩의 두뇌를 만드는 단계

AI 반도체 밸류체인의 시작은 칩 설계입니다. 어떤 칩이 설계되느냐에 따라 어떤 파운드리에서 만들어지고, 어떤 메모리가 붙고, 어떤 패키징이 적용되는지가 결정됩니다. 밸류체인 전체의 출발점입니다.

GPU vs ASIC: 무엇이 다르고 왜 중요한가

1편에서 GPU와 ASIC을 간략히 소개했는데, 투자 판단을 하려면 이 둘의 차이를 좀 더 정확히 이해해야 합니다.

GPU(Graphics Processing Unit)는 원래 게임 그래픽을 처리하기 위해 만들어진 칩입니다. 수천 개의 작은 연산 코어가 동시에 작업하는 병렬 처리 구조를 가지고 있는데, AI의 핵심인 행렬 연산도 이 병렬 처리가 필요하기 때문에 AI 학습에 그대로 활용됩니다. 엔비디아가 이 연결 고리를 가장 먼저 잡았고, CUDA라는 소프트웨어 생태계를 만들어서 AI 개발자들이 GPU를 쉽게 활용할 수 있게 했습니다.

CUDA가 엔비디아의 가장 강력한 경쟁 우위인 이유를 설명하면 이렇습니다. AI 연구자와 개발자의 대부분이 CUDA 기반으로 코드를 짜고 있습니다. 대학에서 AI를 배울 때부터 CUDA를 쓰고, 기업에서 AI 모델을 개발할 때도 CUDA 기반 라이브러리(PyTorch, TensorFlow)를 씁니다. 다른 칩(AMD GPU나 구글 TPU)으로 갈아타려면 이 소프트웨어를 전부 다시 짜거나 호환 레이어를 구축해야 합니다. 이 전환 비용(switching cost)이 너무 높아서 대부분의 고객이 엔비디아에 묶여 있습니다. 하드웨어가 아니라 소프트웨어 생태계가 진짜 해자(moat)입니다.

ASIC(Application-Specific Integrated Circuit)은 특정 용도에 맞춰 처음부터 설계하는 칩입니다. GPU가 다양한 작업을 범용으로 처리할 수 있는 만능 도구라면, ASIC은 하나의 작업만 할 수 있지만 그 작업에서 훨씬 효율적인 전용 도구입니다. 브로드컴 같은 특화 제품 전문 설계 업체가 대표 기업입니다.

ASIC의 핵심 장점은 전력 효율입니다. AI 데이터센터의 가장 큰 운영 비용이 전기료인데, ASIC은 불필요한 범용 회로가 없어서 같은 AI 연산을 GPU 대비 적은 전력으로 수행할 수 있습니다. 구글, 아마존, 메타 같은 빅테크가 자체 ASIC을 설계하는 이유가 여기에 있습니다. 구글의 TPU, 아마존의 트레이니움·인퍼렌시아, 메타의 MTIA가 대표적인 AI용 ASIC입니다.

설계 기업의 매출과 이익 구조

매출은 칩 출하량 × 평균 판매 단가(ASP)입니다. 엔비디아의 데이터센터 부문 매출은 AI GPU 출하량과 ASP에 의해 결정됩니다. 블랙웰 GPU 하나의 가격이 수만 달러에 달하고, AI 데이터센터를 짓는 빅테크들이 서로 먼저 확보하려 경쟁하면서 ASP가 세대마다 올라가는 구조입니다. 차세대 루빈(Rubin) GPU의 ASP는 블랙웰보다 더 높을 것으로 예상됩니다. 엔비디아의 칩은 잘 아시는 것처럼 물량이 없어서 못 팔고 부르는 게 값인 상황입니다. 매출도 급증하고 그에 따라 주가도 급등했었죠.

이익률을 결정하는 핵심은 팹리스 모델의 특성입니다. 엔비디아는 공장이 없습니다. 칩 설계만 하고 제조는 TSMC에 맡깁니다. 매출에서 TSMC에 지불하는 위탁 제조비(웨이퍼 비용)를 빼면 원가의 핵심이 빠집니다. 공장이 없으니 수조 원짜리 설비 투자가 필요 없고, 감가상각비 부담도 없습니다. 매출이 2배 늘어도 공장을 2배로 짓지 않아도 됩니다. 이게 엔비디아의 영업이익률이 60%를 넘는 구조적 이유입니다. R&D 비용이 큰 부분을 차지하지만, 매출이 급증하면서 매출 대비 R&D 비중이 낮아지고 이익 레버리지가 극대화되고 있습니다.

반면 ASIC 설계는 빅테크가 직접 하는 경우와 브로드컴 같은 전문 업체에 위탁하는 경우로 나뉩니다. 브로드컴은 구글·메타 등의 커스텀 ASIC 설계를 지원하며 AI 관련 매출이 급성장하고 있습니다.

밸류에이션은 AI 시장 성장 기대에 의해 결정됩니다. 엔비디아의 PER은 30~50배 수준으로, 이건 현재 이익이 아니라 미래 이익 성장에 대한 시장의 기대가 반영된 것입니다. AI CAPEX가 지속 확대되면 기대가 유지되고, 둔화 신호가 나오면 밸류에이션이 급격히 수축할 수 있습니다. 2024년 AI 버블 논란 때 엔비디아 주가가 급락한 이유가 바로 이 기대치의 변동입니다.

ASIC 시장의 부상이 밸류체인에 미치는 영향

골드만삭스에 따르면 2026년 ASIC 기반 AI 칩향 HBM 수요가 82% 급증하며 전체 HBM 시장의 1/3을 차지할 전망입니다. 이 변화가 밸류체인 각 단계에 미치는 영향은 비대칭적입니다.

설계 단계: 엔비디아에게는 직접적인 위협입니다. 다만 CUDA 생태계의 전환 비용이 높아서 단기간에 급격한 전환은 어렵고, AI 학습(training)은 여전히 GPU가 유리하며 추론(inference)에서 ASIC이 빠르게 침투하는 구도입니다.

파운드리 단계: TSMC에게는 오히려 호재입니다. 엔비디아 GPU도, 구글 TPU도, 아마존 트레이니움도 전부 TSMC에서 만듭니다. 고객이 다변화되면 특정 고객 의존도가 줄어듭니다.

메모리 단계: HBM 기업에게도 호재입니다. GPU든 ASIC이든 양쪽 모두 HBM을 필요로 합니다.

패키징 단계: CoWoS 수요가 늘어납니다. ASIC도 HBM과 결합해야 하므로 어드밴스드 패키징이 필요합니다.

결국 GPU → ASIC 전환이 일어나면 밸류체인에서 가장 타격을 받는 건 설계 단계(엔비디아)이고, 나머지 3개 단계는 오히려 수혜를 받거나 영향이 중립적입니다.

파운드리: AI 칩을 물리적으로 만드는 단계

TSMC 독점의 구조적 이유: 수율이 전부다

엔비디아가 칩을 설계하면, 이걸 실제 실리콘 웨이퍼 위에 나노미터 단위의 회로로 새기는 건 파운드리의 역할입니다. 첨단 공정(3나노 이하)에서 TSMC의 점유율은 90% 이상입니다. 엔비디아, 애플, 구글, AMD, 퀄컴이 전부 TSMC에서 칩을 만듭니다.

왜 TSMC만 이걸 할 수 있을까요? 핵심은 수율(yield)입니다. 수율이란 하나의 웨이퍼에서 정상 작동하는 칩이 나오는 비율입니다. 같은 3나노 공정이라도 TSMC는 수율이 80% 이상인 반면, 삼성 파운드리는 이보다 낮은 것으로 알려져 있습니다.

수율이 왜 그렇게 중요한지 숫자로 보겠습니다. 파운드리는 완성된 칩이 아니라 웨이퍼 단위로 판매합니다. 웨이퍼 위에 새겨진 칩 중 정상 작동하는 것만 사용할 수 있으므로, 수율이 높을수록 고객(엔비디아 등)의 칩당 원가가 낮아집니다. 수율 차이는 파운드리가 아니라 고객의 원가에 직접 반영됩니다. AI GPU 같은 대형 칩은 웨이퍼 하나에서 수십 개밖에 못 뽑습니다. 수율이 80%면 100개 중 80개가 정상이고, 수율이 60%면 60개만 정상입니다. 나머지는 버립니다. 하나의 웨이퍼 가격이 수만 달러인데, 수율 차이 20%p가 칩당 원가를 직접 결정합니다. 고객(엔비디아) 입장에서는 같은 돈을 내고 받는 정상 칩 수가 줄어드니까, 수율이 낮은 파운드리를 쓸 이유가 없습니다.

파운드리 기업의 매출과 이익 구조

매출은 웨이퍼 출하량 × 웨이퍼당 단가입니다. 첨단 공정으로 갈수록 웨이퍼 단가가 기하급수적으로 올라갑니다. TSMC의 2나노 웨이퍼 단가는 3나노 대비 크게 상승한 2~3만 달러 수준으로 추정됩니다(업계 추정, 출처에 따라 편차 있음). 5나노는 약 1.7만 달러, 7나노는 약 1만 달러였습니다. 기술이 올라갈수록 같은 웨이퍼 수를 팔아도 매출이 크게 늘어나는 구조입니다.

이익률을 결정하는 핵심 변수는 세 가지입니다.

첫째, 수율. 수율이 높으면 웨이퍼당 정상 칩이 더 많이 나오므로 칩당 원가가 낮아지고, 마진이 올라갑니다.

둘째, 가동률. 파운드리는 수조 원을 투자해 공장을 짓는 장치 산업입니다. 감가상각비가 크기 때문에 공장 가동률이 이익을 직접 결정합니다. TSMC는 첨단 공정 라인이 풀 가동(가동률 90%+)되고 있어서 영업이익률이 40%를 넘습니다. 반면 삼성 파운드리는 주요 고객 확보에 어려움을 겪으면서 가동률이 TSMC 대비 낮은 것으로 업계에서 평가되고 있고, 수율 문제까지 겹쳐 수익성이 압박받고 있습니다.

셋째, 공정 리더십. 가장 앞선 공정을 가진 파운드리가 가장 높은 웨이퍼 단가를 받을 수 있습니다.

TSMC의 현재 상황에서 문제는 가동률이 아니라 물리적 생산 능력(CAPA)의 부족입니다. AI 칩 수요가 공급을 초과하면서, TSMC의 첨단 공정 라인을 누가 확보하느냐가 AI 가속기 출하량의 상한선을 결정합니다. 이건 TSMC에게 엄청난 가격 결정력(pricing power)을 줍니다.

삼성 파운드리의 도전과 턴키 전략

삼성전자는 파운드리에서 TSMC를 추격하고 있지만 격차가 큽니다. 2026년 2나노 공정에서 GAA(Gate-All-Around) 구조를 적용한 양산이 시작되는데, GAA는 기존의 FinFET 구조보다 전류 제어가 정밀해서 전력 효율이 크게 개선되는 차세대 트랜지스터 기술입니다. 삼성이 GAA를 TSMC보다 먼저 적용하는데, 핵심은 이 기술 전환에서 수율을 빠르게 안정시키느냐입니다.

삼성의 차별화 전략은 턴키(turnkey) 모델입니다. 삼성전자는 세계에서 유일하게 첨단 파운드리, 메모리(HBM), 어드밴스드 패키징을 한 기업 안에 다 가지고 있습니다. 고객 입장에서 칩 설계 → 제조 → HBM 탑재 → 패키징까지 삼성 한 곳에서 해결할 수 있으면 공급망이 단순해지고, 개발 기간도 단축됩니다.

삼성전자가 2026년 3월 AMD와 MOU를 체결하면서 HBM4 공급 + 파운드리 + 패키징을 묶은 종합 협력을 추진하는 것이 이 전략의 구체적 사례입니다. 다만 이 전략이 실현되려면 파운드리 수율이 TSMC에 근접해야 합니다. 수율이 낮으면 아무리 턴키를 제공해도 고객이 선택하지 않습니다.

경쟁 상황과 밸류에이션

첨단 파운드리 시장은 사실상 TSMC와 삼성의 2강 구도입니다. 인텔이 파운드리 사업을 시도하고 있지만 아직 첨단 공정에서 의미 있는 점유율을 확보하지 못했습니다. 중국 SMIC는 미국의 수출 통제로 EUV 장비를 사용할 수 없어서 7나노 이하 첨단 공정에서 뒤처져 있습니다. (참고: 반도체는 첨단 공정일수록 작아지는 추세입니다.)

파운드리 기업의 밸류에이션은 공정 리더십 + 가동률 전망에 의해 결정됩니다. TSMC는 첨단 공정 독점에 따른 프리미엄을 받고 있고, 시가총액이 1조 달러를 넘었습니다.

메모리: HBM이 이익 구조를 바꿨다

파운드리 단계에서 다룬 TSMC·삼성 파운드리는 비메모리 칩(GPU·ASIC)을 위탁 제조하는 기업입니다. 메모리는 SK하이닉스·삼성전자·마이크론이 자체 공장에서 직접 설계하고 제조하는 IDM 구조이므로, 외부 파운드리를 거치지 않습니다. 다만 HBM4부터는 베이스 다이에 로직이 결합되면서 파운드리 협업이 필요해지는데, 이건 뒤에서 다룹니다.

메모리 벽(Memory Wall): HBM이 필요한 근본적 이유

1편에서 GPU가 요리사고 HBM이 재료 선반이라고 비유했습니다. 이걸 좀 더 구체적으로 설명하면, AI 반도체에서 가장 근본적인 병목은 연산 속도와 데이터 공급 속도의 격차입니다.

지난 20년간 GPU 연산 성능(FLOPS)은 수천 배 이상 향상되었습니다. 그런데 메모리에서 GPU로 데이터를 전달하는 대역폭은 수십 배 수준에 그쳤습니다. 이 격차를 메모리 벽(Memory Wall)이라고 부르는데, GPU가 아무리 빨라져도 데이터가 느리게 오면 GPU가 쉬면서 기다려야(idle) 하기 때문에 실제 성능이 이론치에 훨씬 못 미칩니다.

HBM은 이 메모리 벽을 무너뜨리기 위해 만들어졌습니다. 일반 DRAM은 데이터 통로(버스)가 좁아서 전송 속도에 한계가 있는데, HBM은 여러 층의 DRAM 칩을 수직으로 쌓고 수천 개의 미세한 구멍(TSV, Through-Silicon Via)으로 층 간을 연결해서 데이터 통로를 극대화합니다.

HBM의 세대 변화: 왜 투자에 중요한가

HBM은 빠르게 세대 교체가 진행 중입니다.

HBM3E (현재 주력): 8~12층 적층, 용량 36GB, 대역폭 ~1.2 TB/s. 2026년 전체 HBM 출하량의 약 2/3를 차지할 전망입니다. 엔비디아 블랙웰 울트라, 구글 TPU, AMD MI 시리즈 등 현재 양산 중인 AI 가속기 대부분에 탑재됩니다. SK하이닉스와 마이크론은 2026년 HBM3E 생산량 전체가 이미 매진 상태라고 보고했습니다.

HBM4 (2026년 양산 시작): 12~16층 적층, 용량 48GB 이상, 대역폭 ~2 TB/s 이상. HBM3E와의 가장 큰 차이는 베이스 다이(맨 아래층)에 로직(연산 회로)이 결합된다는 것입니다. HBM3E의 베이스 다이는 단순한 I/O(입출력) 인터페이스에 불과했는데, HBM4에서는 베이스 다이가 일부 연산까지 보조하는 지능형 메모리로 진화합니다. 이 베이스 다이를 만들려면 파운드리의 로직 공정이 필요해서, 메모리 기업과 파운드리의 협업이 필수가 됩니다. 삼성전자가 업계 최초로 HBM4 상용 출하를 발표했고, SK하이닉스는 엔비디아 루빈 플랫폼용 HBM4의 70% 점유율을 확보할 것으로 전망됩니다(UBS).

이 베이스 다이를 어느 파운드리에서 만드느냐가 HBM4 경쟁의 핵심 변수입니다. SK하이닉스는 TSMC와 협업하고, 삼성전자는 자체 파운드리를 활용합니다. 삼성의 턴키 전략이 여기서 의미를 갖는데, 메모리와 파운드리를 한 기업 안에서 해결할 수 있으면 개발 속도와 공급망 통제에서 유리합니다. 다만 앞서 다뤘듯이 파운드리 수율이 뒷받침되어야 이 장점이 실현됩니다.

세대 교체가 투자에 중요한 이유는, 새 세대가 나올 때마다 ASP(평균 판매 단가)가 올라가기 때문입니다. 적층 수가 늘어나고 베이스 다이에 로직 공정이 추가되면서 제조 원가가 올라가고, 동시에 성능 프리미엄이 붙어서 ASP가 더 높아집니다.

메모리 기업의 매출과 이익 구조

매출은 출하량 × 평균 판매 단가(ASP)입니다. 핵심은 제품 믹스(mix)입니다. 같은 양의 DRAM 웨이퍼를 사용해도, 범용 DRAM을 만들면 ASP가 낮고, HBM을 만들면 ASP가 5~10배 높습니다. SK하이닉스가 삼성전자보다 영업이익률이 높은 가장 큰 이유가 바로 이 HBM 비중 차이입니다.

이익률을 결정하는 핵심 변수는 네 가지입니다.

첫째, 제품 믹스(HBM 비중). HBM 비중이 높을수록 ASP가 올라가고 영업이익률이 높아집니다. HBM 비중이 전체 DRAM 출하량의 20%에 불과해도, 매출에서 차지하는 비중은 50%에 육박할 수 있습니다.

둘째, 수율. HBM은 여러 층을 쌓는 과정에서 불량이 발생하면 전체 스택이 폐기됩니다. 12층 적층에서 한 층이라도 불량이면 나머지 11층도 버려야 합니다. 16층으로 가면 이 리스크가 더 커집니다. SK하이닉스는 MR-MUF(Mass Reflow Molded Underfill)라는 독자 패키징 기술로 수율 우위를 확보했고, 삼성전자는 TC-NCF(Thermal Compression Non-Conductive Film) 방식을 사용합니다.

셋째, 메모리 가격 사이클. DRAM 가격이 메모리 기업의 실적을 직접 결정합니다. 다만 이번 사이클에서는 HBM 생산을 늘리려면 범용 DRAM CAPA를 HBM 전용으로 전환해야 하는데, HBM 한 개를 만드는 데 범용 DRAM 3~5개 분량의 웨이퍼가 필요합니다. 따라서 HBM 수요가 늘수록 범용 DRAM 공급이 줄어들고 범용 가격도 올라갑니다. 2026년 DRAM 공급 부족이 5~6%로 전망되는 배경입니다.

넷째, 고객사 인증. HBM은 AI 가속기에 직접 탑재되는 부품이라, 고객사(엔비디아, AMD, 구글 등)의 품질 인증을 통과해야 납품할 수 있습니다. 이 인증 과정이 수개월~1년 이상 걸리기 때문에, 한번 인증을 받으면 쉽게 공급자를 교체하지 않습니다. 삼성전자가 HBM3E에서 엔비디아 인증이 SK하이닉스보다 늦어진 것이 시장 선점 기회를 놓친 직접적 원인입니다.

HBM이 범용 DRAM에 미치는 연쇄 효과

이 부분은 투자 관점에서 매우 중요합니다. HBM 수요 증가 → 범용 DRAM CAPA 감소 → 범용 DRAM 가격 상승이라는 연쇄 효과가 메모리 기업에게 이중 수혜를 줍니다. HBM에서 높은 ASP로 마진을 벌면서, 동시에 범용 DRAM 가격도 올라가서 전체 이익이 개선됩니다.

노무라는 이 구조를 근거로 DRAM·NAND·HBM의 3중 슈퍼사이클을 전망했습니다. 실제로 마이크론은 2026 회계연도 2분기(2025.12~2026.2) 매출총이익률 가이던스로 약 67%를 제시했는데, 이는 같은 시기 TSMC(약 60%)를 넘어 엔비디아(약 72%)에 필적하는 수준입니다. 다만 메모리 업체의 이익률은 사이클에 따라 극단적으로 변동합니다. 2023년에는 적자였다는 걸 기억해야 합니다.

경쟁 상황: 3자 과점

HBM 시장은 SK하이닉스(점유율 50%+), 삼성전자(약 30%), 마이크론(약 20%)이 과점하고 있습니다. 기술 진입장벽이 극히 높아서 신규 진입이 사실상 불가능합니다. 중국 CXMT가 HBM3 양산을 시도하고 있지만, 미국의 수출 통제로 첨단 장비 수입이 제한된 상황에서 최신 세대 HBM을 양산하기는 어려울 것으로 전망됩니다.

밸류에이션: 사이클 기업의 딜레마

메모리 기업의 밸류에이션에서 가장 어려운 부분은 사이클 기업의 PER을 어떻게 해석하느냐입니다. 이익이 최고조일 때 PER이 가장 낮아 보이고(분모가 크니까), 이익이 바닥일 때 PER이 가장 높아 보이거나 적자라 PER 자체가 의미 없습니다. 주가 분석 기본 프레임에서 다뤘던 “PER이 낮다고 자동으로 싼 게 아니다”는 원리가 메모리 기업에서 가장 극단적으로 나타납니다.

시장은 현재 이익보다 사이클이 얼마나 지속될 것인가, 그리고 이번 사이클이 과거와 구조적으로 다른가를 봅니다. AI가 만든 HBM 수요가 과거 PC·스마트폰 사이클과 달리 구조적으로 지속된다면 밸류에이션 프리미엄이 유지되고, 결국 과거처럼 공급 과잉 → 가격 급락 → 실적 악화로 돌아간다면 디스카운트를 받게 됩니다.

이번 사이클의 구조적 차이를 뒷받침하는 또 하나의 변화가 장기 공급 계약(LTA, Long-Term Agreement)의 확산입니다. 과거에는 메모리 가격을 분기마다 협상했는데, 지금은 빅테크와 메모리 기업이 1~2년 단위로 물량과 가격을 미리 확정하는 계약을 맺고 있습니다. SK하이닉스와 마이크론이 2026년 HBM 물량이 이미 완판이라고 발표한 것이 이 구조입니다. LTA는 메모리 기업의 실적 예측 가능성을 높이고, 과거처럼 수요 급감 → 가격 급락 → 대규모 적자로 이어지는 사이클의 변동폭을 줄이는 효과가 있습니다. 시장이 메모리 기업에 과거보다 높은 밸류에이션을 부여하는 근거 중 하나입니다.

후공정(패키징): 성능을 결정하는 마지막 단계

AI 반도체의 후공정(패키징)은 두 단계로 나뉩니다. 첫째, HBM 패키징 — DRAM 다이를 여러 층 쌓아서 HBM 완제품을 만드는 과정으로, SK하이닉스·삼성전자가 자체적으로 수행합니다. 한미반도체의 TC 본더가 이 공정에 쓰이는 핵심 장비입니다. 둘째, 시스템 패키징(CoWoS) — 완성된 GPU와 HBM을 실리콘 인터포저 위에 올려서 하나의 AI 가속기로 연결하는 과정으로, TSMC가 담당합니다. HBM 패키징이 먼저, CoWoS가 나중입니다.

왜 패키징이 갑자기 중요해졌는가

과거에는 반도체 성능이 공정 미세화에 의해 결정되었습니다. 7나노 → 5나노 → 3나노로 회로를 더 작게 만들면 성능이 올라갔습니다. 하지만 물리적 한계에 가까워지면서 공정 미세화만으로는 성능 향상이 둔화되고 있습니다. 2나노 이하에서는 미세화 비용이 기하급수적으로 늘어나면서 경제성도 떨어집니다.

대안으로 부상한 것이 어드밴스드 패키징입니다. 여러 개의 칩을 하나의 패키지 안에서 초고속으로 연결해서, 하나의 거대한 칩처럼 작동시키는 기술입니다.

CoWoS: AI 칩 패키징의 사실상 표준

CoWoS(Chip on Wafer on Substrate)는 TSMC가 개발한 2.5D 패키징 기술로, 현재 AI 가속기 패키징의 사실상 표준입니다. GPU와 HBM을 실리콘 인터포저(얇은 실리콘 판) 위에 나란히 올려놓고, 인터포저 내부의 미세 배선으로 초고속 연결합니다.

CoWoS가 중요한 이유는 GPU와 HBM 사이의 데이터 전송 속도를 결정하기 때문입니다. 아무리 빠른 GPU와 대용량 HBM이 있어도, 이 둘을 연결하는 패키징이 병목이면 전체 시스템 성능이 떨어집니다.

문제는 CoWoS 생산 능력이 AI 칩 공급의 병목이라는 것입니다. TSMC가 CoWoS CAPA를 계속 증설하고 있지만, AI 칩 수요 증가 속도를 따라가지 못하고 있습니다. 엔비디아가 블랙웰 GPU를 충분히 공급하지 못하는 이유 중 하나가 CoWoS 부족입니다.

CoWoS 병목이 해소되면 AI 가속기 출하량이 늘어나서 밸류체인 전체(설계·메모리·장비)에 긍정적입니다. 다만 TSMC 입장에서는 공급 부족에서 오는 가격 결정력이 약해질 수 있어서, 병목 해소의 수혜는 TSMC보다 TSMC의 고객(엔비디아 등)과 메모리·장비 기업에 더 크게 돌아갑니다.

패키징 기업의 매출과 이익 구조

매출은 패키지 출하량 × 패키지당 단가입니다. 첨단 패키징(CoWoS, HBM 적층)은 기존 패키징 대비 단가가 수배~수십 배 높습니다. AI 가속기 하나에 들어가는 패키징 비용이 전체 반도체 원가의 20~30%를 차지할 정도로 비중이 커지고 있습니다.

이익률을 결정하는 핵심은 기술 진입장벽과 장비 확보입니다. CoWoS는 TSMC가 사실상 독점하고 있고, HBM 적층에 필요한 TC 본더(Thermo-Compression Bonder, 열압착 본딩 장비)는 한미반도체가 핵심 공급자입니다. TC 본더는 HBM의 DRAM 다이를 한 층씩 정밀하게 쌓는 장비로, HBM 생산량이 늘어나면 TC 본더 수요가 직접 연결됩니다. 한미반도체는 SK하이닉스와 장기 공급 계약이 체결되어 있고, HBM4 전환 공정에서도 장비 납품 우선순위가 확보된 상태입니다.

차세대 패키징 기술

현재의 CoWoS를 넘어서는 기술도 등장하고 있습니다.

하이브리드 본딩(Hybrid Bonding): 기존의 범프(작은 금속 볼) 연결 대신, 칩 표면의 구리 패드를 직접 맞붙이는 기술입니다. 범프 간 간격(피치)이 현재 40μm 수준에서 10μm 이하로 줄어들어, 연결 밀도가 수 배 높아집니다. 데이터 전송 속도가 더 빨라지고 전력 소비도 줄어들지만, 표면 평탄도가 나노미터 수준으로 정밀해야 해서 양산 난이도가 높습니다.

유리 기판(Glass Substrate): 기존의 유기 기판(ABF 기판) 대신 유리를 사용합니다. 유리는 열에 의한 변형이 적고 전기 신호 손실이 낮아서, 대형 AI 칩의 패키징에 유리합니다. 인텔이 적극적으로 개발 중이고, 삼성전자도 투자하고 있지만, 상용화까지는 2~3년이 더 필요합니다.

칩렛(Chiplet): 하나의 큰 칩을 만드는 대신, 기능별로 작은 칩(칩렛)을 나눠서 만들고 패키징에서 조합하는 방식입니다. 큰 칩을 만들면 수율이 떨어지는데, 작은 칩렛은 수율이 높습니다. AMD가 칩렛 방식을 적극 활용하고 있고, 표준 인터커넥트(UCIe)가 업계 표준으로 부상하면서 칩렛 생태계가 확산되고 있습니다.

이 기술들이 상용화되면 패키징 밸류체인이 재편될 수 있지만, 2~3년 내에 CoWoS를 대체할 수준은 아닙니다.

밸류체인별 핵심 체크포인트 비교

단계	매출 결정 변수	이익률 핵심	대표 기업	핵심 투자 질문
설계 (GPU·ASIC)	AI 칩 출하량 × ASP	팹리스 모델 (R&D 레버리지)	엔비디아, AMD, 브로드컴	GPU vs ASIC 경쟁에서 누가 이기는가? CUDA 해자는 얼마나 지속되는가?
파운드리	웨이퍼 출하량 × 웨이퍼 단가	수율, 가동률, 공정 리더십	TSMC, 삼성 파운드리	삼성이 2nm GAA에서 수율을 잡는가? TSMC CAPA 확장 속도는?
메모리 (HBM)	bit growth × ASP	제품 믹스(HBM 비중), 수율, 가격 사이클	SK하이닉스, 삼성전자, 마이크론	HBM 공급 부족이 언제까지 지속되는가? 이번 사이클이 과거와 다른가?
패키징	패키지 출하량 × 단가	기술 진입장벽, 장비 확보, CAPA	TSMC(CoWoS), SK하이닉스·삼성(HBM 적층), 한미반도체(장비)	CoWoS 병목이 언제 해소되는가? 차세대 기술은 언제?

이 요인들을 어떻게 파악할 수 있는가

밸류체인별로 매출과 이익에 영향을 주는 요인들을 정리했는데, 투자자 입장에서 실제로 중요한 건 이걸 내가 직접 추적할 수 있느냐입니다.

직접 파악 가능

빅테크 AI CAPEX: 마이크로소프트, 구글, 아마존, 메타가 분기마다 실적 발표에서 CAPEX 규모를 공개합니다. 이 숫자가 AI 반도체 수요의 선행 지표입니다. CAPEX가 상향되면 반도체 수요가 늘어나고, 둔화되면 경고 신호입니다.

DRAM·HBM 가격 추이: 트렌드포스 등 시장조사기관이 분기별로 메모리 가격 전망을 발표합니다. DRAM 계약 가격(contract price)의 방향이 메모리 기업 실적을 직접 결정합니다.

엔비디아 실적 및 가이던스: 엔비디아의 분기 실적과 다음 분기 매출 가이던스는 AI 반도체 밸류체인 전체의 수요를 가늠하는 가장 중요한 단일 지표입니다.

분기마다 확인 가능

TSMC 가동률 및 CAPA 확장 계획: TSMC의 분기 실적 발표(1월, 4월, 7월, 10월)에서 경영진이 공정별 가동률과 CAPA 계획을 언급합니다. TSMC Investor Relations에서 직접 확인할 수 있습니다.

삼성전자·SK하이닉스 제품 믹스: 분기 실적 발표에서 HBM 매출 비중, DRAM 출하량 증가율, 평균 판매 단가(ASP) 변화를 확인할 수 있습니다.

HBM 세대 전환 진행 상황: HBM3E에서 HBM4로의 전환이 예정대로 진행되는지, 수율이 안정화되는지를 기업 발표와 업계 리포트에서 확인할 수 있습니다.

미리 알기 어려운 것

빅테크의 CAPEX 삭감 결정: AI 투자가 기대만큼 수익을 내지 못한다는 판단이 내려지면 CAPEX가 줄어들 수 있습니다. 이건 공식 발표 전까지 외부에서 알기 어렵습니다.

메모리 가격 사이클의 전환점: 공급 부족에서 공급 과잉으로 전환되는 시점을 정확히 예측하기는 어렵습니다. 증설 결정부터 실제 생산까지 2~3년이 걸리는데, 그 사이에 수요 환경이 바뀔 수 있습니다.

지정학적 충격: 대만해협 위기가 현실화되면 TSMC에 의존하는 AI 반도체 공급 전체가 마비됩니다. 미국-이란 전쟁에 따른 헬륨·브롬 공급 차질도 사전 예측이 어렵습니다.

파운드리 수율 돌파: 삼성 파운드리가 2나노 GAA에서 수율을 잡는 시점은, 기업 내부에서도 정확히 예측하기 어렵습니다.

그래서 어떻게 해야 하는가

직접 추적할 수 있는 요인(빅테크 CAPEX, 메모리 가격, 엔비디아 가이던스)을 중심으로 산업 방향을 판단하되, 미리 알기 어려운 요인(CAPEX 삭감, 사이클 전환, 지정학)은 리스크로 인식하고 분산하는 것이 현실적입니다. 이 부분은 4편(ETF 맵핑)에서 더 자세히 다루겠습니다.

핵심 요약

한줄 정리: AI 반도체 밸류체인 4단계는 각각 매출·이익 구조가 완전히 다릅니다. 설계(엔비디아)는 공장 없이 60%+ 영업이익률을 확보하고, 파운드리(TSMC)는 수율과 가동률이 이익을 결정하며, 메모리(SK하이닉스·삼성)는 HBM 비중이 높을수록 마진이 올라가고, 패키징(CoWoS)은 물리적 생산 능력이 AI 칩 공급의 상한선을 결정합니다. GPU에서 ASIC으로의 전환이 진행 중이지만, 메모리·파운드리·패키징은 어느 쪽이 이기든 수혜를 받는 구조입니다.

각 단계별 핵심 체크포인트:

설계: GPU vs ASIC 경쟁 구도, CUDA 생태계 지속성, 엔비디아 ASP 추이, 브로드컴 ASIC 매출 성장

파운드리: TSMC 첨단 공정 가동률과 CAPA 확장, 삼성 2nm GAA 수율, 웨이퍼 단가 추이

메모리: HBM 비중(제품 믹스), HBM 세대 전환(3E→4), 수율, DRAM 가격 사이클, 범용 DRAM 연쇄 효과

패키징: CoWoS CAPA 확장 속도, 한미반도체 TC 본더 수주, 차세대 기술(하이브리드 본딩, 칩렛) 진행 상황

다음 편(3편)에서는 이 밸류체인 분석을 바탕으로, 글로벌 주요 기업의 전략과 포지셔닝을 비교합니다. 엔비디아 vs AMD vs 브로드컴, TSMC vs 삼성, SK하이닉스 vs 삼성전자 vs 마이크론이 각각 어떤 게임을 하고 있는지를 정리할 예정입니다.

이 글은 특정 종목이나 ETF를 추천하는 글이 아닙니다. 투자 판단과 책임은 본인에게 있습니다.

참고 자료

• SK하이닉스 뉴스룸: 2026년 시장 전망 — HBM 시장 규모·세대별 전망
• TSMC Investor Relations — 파운드리 실적·CAPA 데이터
• 트렌드포스 — DRAM·NAND 가격 전망, AI 서버 출하량

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